| DC Field | Value | Language |
|---|
| dc.contributor.author | Иванюк, А. А. | - |
| dc.contributor.author | Степанов, А. В. | - |
| dc.date.accessioned | 2018-06-04T09:22:01Z | - |
| dc.date.available | 2018-06-04T09:22:01Z | - |
| dc.date.issued | 2009 | - |
| dc.identifier.citation | Иванюк, А. А. Моделирование функциональных неисправностей оперативных запоминающих устройств / А. А. Иванюк, А. В. Степанов // Доклады БГУИР. - 2009. - № 7 (45). - С. 73 - 80. | ru_RU |
| dc.identifier.uri | https://libeldoc.bsuir.by/handle/123456789/31755 | - |
| dc.description.abstract | Создана детализированная VHDL-модель статического бит-ориентированного оперативного
запоминающего устройства (ОЗУ) с целью проверки гипотезы об адекватности внедрения
моделей неисправностей проводящих линий для отображения доминирующих типов физических дефектов ОЗУ. Спроектированная VHDL-модель позволяет исследовать природу
неисправностей ОЗУ, оценить поведение цифрового устройства при наличии в нем дефектов, а также может быть применена для верификации существующих и при разработке новых алгоритмов тестирования ОЗУ. | ru_RU |
| dc.language.iso | ru | ru_RU |
| dc.publisher | БГУИР | ru_RU |
| dc.subject | доклады БГУИР | ru_RU |
| dc.subject | бит-ориентированное ОЗУ | ru_RU |
| dc.subject | функциональные неисправности | ru_RU |
| dc.subject | маршевые тесты | ru_RU |
| dc.subject | моделирование | ru_RU |
| dc.subject | VHDL | ru_RU |
| dc.title | Моделирование функциональных неисправностей оперативных запоминающих устройств | ru_RU |
| dc.title.alternative | Random access memories faults simulation | ru_RU |
| dc.type | Статья | ru_RU |
| local.description.annotation | A new method of random access memory functional faults simulation using VHDL language
is described. Detailed VHDL-model of bit-oriented static RAM is proposed. It helps to discover the
nature of faults, to verify the system’s behavior in a case of the faults and as result – helps to design
more reliable devices. | - |
| Appears in Collections: | №7 (45)
|
