| DC Field | Value | Language |
|---|
| dc.contributor.author | Мир, Д. В. | - |
| dc.date.accessioned | 2019-09-17T08:20:43Z | - |
| dc.date.available | 2019-09-17T08:20:43Z | - |
| dc.date.issued | 2019 | - |
| dc.identifier.citation | Мир, Д. В. Моделирование задержек сигнала в межуровневой структуре межсоединений интегральных микросхем / Д. В. Мир // Радиотехника и электроника: 55-я юбилейная научная конференция аспирантов, магистрантов и студентов, Минск, 22–26 апреля 2019 г. / Белорусский государственный университет информатики и радиоэлектроники. – Минск, 2019. – С. 214–215. | ru_RU |
| dc.identifier.uri | https://libeldoc.bsuir.by/handle/123456789/36268 | - |
| dc.description.abstract | Исходя из результатов представленных исследований, можно говорить о целесообразности
использования ANSYS для быстрого определения величины задержки сигнала в межуровневой
структуре межсоединений интегральных микросхем. | ru_RU |
| dc.language.iso | ru | ru_RU |
| dc.publisher | БГУИР | ru_RU |
| dc.subject | материалы конференций | ru_RU |
| dc.subject | интегральные микросхемы | ru_RU |
| dc.subject | ANSYS | ru_RU |
| dc.title | Моделирование задержек сигнала в межуровневой структуре межсоединений интегральных микросхем | ru_RU |
| dc.type | Статья | ru_RU |
| Appears in Collections: | Радиотехника и электроника : материалы 55-й юбилейной научной конференции аспирантов, магистрантов и студентов (2019)
|
