| DC Field | Value | Language |
|---|
| dc.contributor.author | Черемисинов, Д. И. | - |
| dc.contributor.author | Черемисинова, Л. Д. | - |
| dc.coverage.spatial | Минск | en_US |
| dc.date.accessioned | 2024-03-14T11:31:57Z | - |
| dc.date.available | 2024-03-14T11:31:57Z | - |
| dc.date.issued | 2024 | - |
| dc.identifier.citation | Черемисинов, Д. И. Графическое отображение логических сетей, полученных декомпиляцией описаний схем транзисторного уровня = Graphical mapping of logical networks obtained by decompiling descriptions of transistor level circuits / Д. И. Черемисинов, Л. Д. Черемисинова // BIG DATA и анализ высокого уровня = BIG DATA and Advanced Analytics : сборник научных статей X Международной научно-практической конференции, Минск, 13 марта 2024 г. : в 2 ч. Ч. 1 / Белорусский государственный университет информатики и радиоэлектроники ; редкол.: В. А. Богуш [и др.]. – Минск, 2024. – С. 334–338. | en_US |
| dc.identifier.uri | https://libeldoc.bsuir.by/handle/123456789/54736 | - |
| dc.description.abstract | В работе рассматривается задача генерации графических изображений для графов,
представляющих логические сети. Анализируются известные алгоритмы рисования графов и предлагается
алгоритм, ориентированный на диалоговую визуализацию логических сетей, построенных в результате
работы САПР. Задача визуализации логической сети существенно отличается по критериям оптимизации от
задач размещения и трассировки, возникающих на этапе технического проектирования дискретных
устройств. | en_US |
| dc.language.iso | ru | en_US |
| dc.publisher | БГУИР | en_US |
| dc.subject | материалы конференций | en_US |
| dc.subject | информационные технологии | en_US |
| dc.subject | обратная инженерия | en_US |
| dc.subject | визуализация графов | en_US |
| dc.subject | SPICE формат | en_US |
| dc.title | Графическое отображение логических сетей, полученных декомпиляцией описаний схем транзисторного уровня | en_US |
| dc.title.alternative | Graphical mapping of logical networks obtained by decompiling descriptions of transistor level circuits | en_US |
| dc.type | Article | en_US |
| local.description.annotation | The paper considers the problem of generating graphical mapping for graphs representing
logical networks. Known algorithms for drawing graphs are analyzed and an algorithm is proposed that is
focused on interactive visualization of logical networks constructed as a result of CAD work. The task of
visualizing a logical network differs significantly in terms of optimization criteria from the problems of
placement and routing that arise at the stage of technical design of discrete devices. | en_US |
| Appears in Collections: | BIG DATA and Advanced Analytics = BIG DATA и анализ высокого уровня : сборник научных статей : в 2 ч. (2024)
|
