| DC Field | Value | Language |
|---|
| dc.contributor.author | Сторожев, И. Е. | - |
| dc.contributor.author | Певцов, Е. Ф. | - |
| dc.coverage.spatial | Минск | en_US |
| dc.date.accessioned | 2025-01-20T07:41:06Z | - |
| dc.date.available | 2025-01-20T07:41:06Z | - |
| dc.date.issued | 2024 | - |
| dc.identifier.citation | Сторожев, И. Е. Моделирование методов повышения производительности процессора с архитектурой RISC-V = Methods to improve the performance of RISC-V architecture processor / И. Е. Сторожев, Е. Ф. Певцов // Компьютерное проектирование в электронике = Electronic Design Automation : cборник трудов Международной научно-практической конференции, Минск, 28 ноября 2024 г. / Белорусский государственный университет информатики и радиоэлектроники ; редкол.: В. Р. Стемпицкий [и др.]. – Минск, 2024. – С. 140–143. | en_US |
| dc.identifier.uri | https://libeldoc.bsuir.by/handle/123456789/58835 | - |
| dc.description.abstract | В статье представлена микроархитектура процессора с архитектурой RISC-V, поддерживающая ограниченное количество инструкций из набора команд RV32IM. Проведены разработка и функциональная верификация прототипа на языке описания аппаратуры SystemVerilog, а также статический временной анализ для оценки тактовой частоты в САПР Xilinx Vivado. Применены методы повышения производительности процессора: конвейеризация тракта данных, пересылка результатов (bypass), статический предсказатель условных переходов, синхронный умножитель, сумматор с ускоренным переносом. | en_US |
| dc.language.iso | ru | en_US |
| dc.publisher | БГУИР | en_US |
| dc.subject | материалы конференций | en_US |
| dc.subject | микроархитектура | en_US |
| dc.subject | конвейеризация | en_US |
| dc.subject | процессоры | en_US |
| dc.subject | RISC-V | en_US |
| dc.title | Моделирование методов повышения производительности процессора с архитектурой RISC-V | en_US |
| dc.title.alternative | Methods to improve the performance of RISC-V architecture processor | en_US |
| dc.type | Article | en_US |
| local.description.annotation | The paper presents a microarchitecture of a processor with RISC-V architecture supporting a limited number of instructions from the RV32IM instruction set. Development and functional verification of the prototype in the hardware description language SystemVerilog, as well as static timing analysis for clock frequency estimation in Xilinx Vivado CAD. Methods to improve processor performance were applied: data path pipelining, result forwarding (bypass), static conditional transition predictor, synchronous multiplier, adder with accelerated carry. | en_US |
| Appears in Collections: | Компьютерное проектирование в электронике (2024)
|
