https://libeldoc.bsuir.by/handle/123456789/59573| Title: | Реализация на FPGA криптографических алгоритмов с большим количеством итераций |
| Other Titles: | FPGA implementation of cryptographic algorithms with a large number of iterations |
| Authors: | Качинский, М. В. Станкевич, А. В. Шемаров, А. И. |
| Keywords: | материалы конференций;защита информации;криптографические алгоритмы;итерация;блоки данных;архитектура процессора;ступень конвейера;FPGA |
| Issue Date: | 2025 |
| Publisher: | БГУИР |
| Citation: | Качинский, М. В. Реализация на FPGA криптографических алгоритмов с большим количеством итераций = FPGA implementation of cryptographic algorithms with a large number of iterations / М. В. Качинский, А. В. Станкевич, А. И. Шемаров // Технические средства защиты информации : материалы ХXIII Международной научно-технической конференции, Минск, 08 апреля 2025 года / Белорусский государственный университет информатики и радиоэлектроники [и др.] ; редкол.: О. В. Бойправ [и др.]. – Минск, 2025. – С. 172–176. |
| Abstract: | В статье рассматриваются возможные архитектурные решения реализации на базе FPGA криптографических алгоритмов с большим количеством итераций однотипных вычислений, обеспечивающие высокую производительность при обработке блоков входных данных. Проведен анализ производительности. Обосновывается выбор для таких реализаций параллельно-итеративной или конвейерно-итеративной архитектуры разрабатываемых специализированных процессоров. Количество ступеней конвейера, количество параллельных подсистем предлагается выбирать, исходя из параметров криптографического алгоритма, ограничений аппаратных ресурсов конкретного кристалла FPGA, а также возможности размещения в кристалл и трассировки соединений итогового проекта полученного специализированного процессора используемыми инструментальными средствами проектирования. Даются рекомендации по выбору архитектуры. |
| Alternative abstract: | The article analyzes the usage of architectural solutions for FPGA implementations of cryptographic algorithms, with a significant number iterations of uniform calculations that provide high performance in processing of input data blocks. A performance analysis was performed. The choice of parallel-iterative or pipeline-iterative architecture for specialized processors is substantiated by the evidence. The number of pipeline stages and the number of parallel subsystems are to be chosen based on the parameters of the cryptographic algorithm and the limitations of hardware resources of a particular FPGA device, as well as the possibility of place and route of the final project of specialized processor. Recommendations are provided for the optimal selection of architectural design. |
| URI: | https://libeldoc.bsuir.by/handle/123456789/59573 |
| Appears in Collections: | ТСЗИ 2025 |
| File | Description | Size | Format | |
|---|---|---|---|---|
| Kachinskij_Realizaciya.pdf | 270.69 kB | Adobe PDF | View/Open |
Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.