https://libeldoc.bsuir.by/handle/123456789/42821
Title: | Устройство мажоритарного декодирования с мягким решением на выходе канала связи |
Other Titles: | Пат. 8653 U Респ. Беларусь |
Authors: | Королев, А. И. Конопелько, В. К. Салас Валор Нестор Альфредо Хоанг Нгок Зыонг Макейчик, Е. Г. Борискевич, А. А. |
Keywords: | патенты;устройства мажоритарного декодирования;мажоритарное декодирование |
Issue Date: | 2012 |
Publisher: | Национальный центр интеллектуальной собственности |
Citation: | Устройство мажоритарного декодирования с мягким решением на выходе канала связи : пат. 8653 U Респ. Беларусь : МПК (2006) H 03M 13/43, H 04K 1/00 / Королёв А. И., Конопелько В. К., Салас Валор Нестор Альфредо, Хоанг Нгок Зыонг, Макейчик Е. Г., Борискевич А. А. ; заявитель и патентообладатель УО Белорусский государственный университет информатики и радиоэлектроники. – № u 20120089 ; заявл. 31.01.2012 ; опубл. 30.10.2012. – 8 с. : ил. |
Abstract: | Устройство мажоритарного декодирования с мягким решением на выходе канала связи, содержащее один канал декодирования на основе последовательно соединенных ключа управления и буферного регистра, первый выход которого подключен к первому входу мажоритарного элемента, а остальные входы которого подключены к соответствующим входам блока сумматоров по модулю два, входы которого подключены к соответствующим входам буферного регистра, а выход мажоритарного элемента является выходом устройства для мажоритарного декодирования циклических кодов и одновременно подключен ко второму входу ключа управления, первый вход которого подключен к выходу дискретного канала связи, отличающееся тем, что введены три коммутатора, три ключа управления, два буферных регистра, два блока сумматоров по модулю два, формирователь сигналов управления ключами и арифметическо-логическое устройство, входы которого подключены к соответствующим входам буферных регистров и блоков сумматоров по модулю два соответствующих каналов декодирования, а входы блоков-сумматоров по модулю два подключены к соответствующим выходам буферных регистров соответствующих каналов декодирования, а входы буферных регистров подключены через соответствующие коммутаторы и ключи управления к выходам α , β и γ дискретного канала связи, а выход арифметическо-логического устройства подключен к первому входу четвертого ключа управления, выход которого является выходом устройства для мажоритарного декодирования циклических кодов и одновременно подключен ко вторым входам коммутаторов, а второй вход четвертого ключа управления подключен к первому выходу формирователя сигналов управления ключами, вход которого является входом тактовой частоты, а второй выход формирователя сигналов управления ключами подключен ко вторым входам ключей управления каналов декодирования. |
URI: | https://libeldoc.bsuir.by/handle/123456789/42821 |
Appears in Collections: | Полезные модели |
Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.