Skip navigation
Please use this identifier to cite or link to this item: https://libeldoc.bsuir.by/handle/123456789/41295
Full metadata record
DC FieldValueLanguage
dc.contributor.authorЧеремисинова, Л. Д.-
dc.contributor.authorЧеремисинов, Д. И.-
dc.date.accessioned2020-11-26T07:34:46Z-
dc.date.available2020-11-26T07:34:46Z-
dc.date.issued2020-
dc.identifier.citationЧеремисинова, Л. Д. Проверка эквивалентности схем на транзисторном уровне / Черемисинова Л. Д., Черемисинов Д. И. // Информационные технологии и системы 2020 (ИТС 2020) = Information Teсhnologies and Systems 2020 (ITS 2020) : материалы международной научной конференции, Минск, 18 ноября 2020 г. / Белорусский государственный университет информатики и радиоэлектроники ; редкол. : Л. Ю. Шилин [и др.]. – Минск, 2020. – С. 112–113.ru_RU
dc.identifier.urihttps://libeldoc.bsuir.by/handle/123456789/41295-
dc.description.abstractПроцесс подготовки производства современной СБИС, содержащей более сотни млн. транзисторов, стоит очень дорого: только изготовление набора фотошаблонов требует затрат в несколько миллионов долларов. Поэтому перед изготовлением фотошаблонов обязательно выполняется верификация топологии СБИС (LVS – layout versys schematic verification). Важными инструментами автоматизированного проектирования СБИС, позволяющими снизить трудоемкость верификация топологии электрической схемы, являются средства построения иерархического структурного описания на уровне логических элементов по плоскому структурному описанию на транзисторном уровне. Операция, в результате которой из плоской транзисторной схемы строится иерархическая транзисторная, называется декомпиляцией. Декомпиляция транзисторной схемы является мощным инструментом верификации топологии (позволяя существенно снизить время ее выполнения), а также основой логического перепроектирования (reengineering) интегральных схем.ru_RU
dc.language.isoruru_RU
dc.publisherБГУИРru_RU
dc.subjectматериалы конференцийru_RU
dc.subjectделовые коммуникацииru_RU
dc.subjectтранзисторные уровниru_RU
dc.subjectдекомпиляцияru_RU
dc.titleПроверка эквивалентности схем на транзисторном уровнеru_RU
dc.typeСтатьяru_RU
Appears in Collections:ИТС 2020

Files in This Item:
File Description SizeFormat 
Cheremisinova_Proverka.pdf256.35 kBAdobe PDFView/Open
Show simple item record Google Scholar

Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.