DC Field | Value | Language |
dc.contributor.author | Черемисинова, Л. Д. | - |
dc.contributor.author | Черемисинов, Д. И. | - |
dc.date.accessioned | 2020-11-26T07:34:46Z | - |
dc.date.available | 2020-11-26T07:34:46Z | - |
dc.date.issued | 2020 | - |
dc.identifier.citation | Черемисинова, Л. Д. Проверка эквивалентности схем на транзисторном уровне / Черемисинова Л. Д., Черемисинов Д. И. // Информационные технологии и системы 2020 (ИТС 2020) = Information Teсhnologies and Systems 2020 (ITS 2020) : материалы международной научной конференции, Минск, 18 ноября 2020 г. / Белорусский государственный университет информатики и радиоэлектроники ; редкол. : Л. Ю. Шилин [и др.]. – Минск, 2020. – С. 112–113. | ru_RU |
dc.identifier.uri | https://libeldoc.bsuir.by/handle/123456789/41295 | - |
dc.description.abstract | Процесс подготовки производства современной СБИС, содержащей более сотни млн. транзисторов, стоит очень дорого: только изготовление набора фотошаблонов требует затрат в несколько миллионов долларов. Поэтому перед изготовлением фотошаблонов обязательно выполняется верификация топологии СБИС (LVS – layout versys schematic verification). Важными инструментами автоматизированного проектирования СБИС, позволяющими снизить трудоемкость верификация топологии электрической схемы, являются средства построения иерархического структурного описания на уровне логических элементов по плоскому структурному описанию на транзисторном уровне. Операция, в результате которой из плоской транзисторной схемы строится иерархическая транзисторная, называется декомпиляцией. Декомпиляция транзисторной схемы является мощным инструментом верификации топологии (позволяя существенно снизить время ее выполнения), а также основой логического перепроектирования (reengineering) интегральных схем. | ru_RU |
dc.language.iso | ru | ru_RU |
dc.publisher | БГУИР | ru_RU |
dc.subject | материалы конференций | ru_RU |
dc.subject | деловые коммуникации | ru_RU |
dc.subject | транзисторные уровни | ru_RU |
dc.subject | декомпиляция | ru_RU |
dc.title | Проверка эквивалентности схем на транзисторном уровне | ru_RU |
dc.type | Статья | ru_RU |
Appears in Collections: | ИТС 2020
|