Проверка эквивалентности схем на транзисторном уровне

Abstract

Процесс подготовки производства современной СБИС, содержащей более сотни млн. транзисторов, стоит очень дорого: только изготовление набора фотошаблонов требует затрат в несколько миллионов долларов. Поэтому перед изготовлением фотошаблонов обязательно выполняется верификация топологии СБИС (LVS – layout versys schematic verification). Важными инструментами автоматизированного проектирования СБИС, позволяющими снизить трудоемкость верификация топологии электрической схемы, являются средства построения иерархического структурного описания на уровне логических элементов по плоскому структурному описанию на транзисторном уровне. Операция, в результате которой из плоской транзисторной схемы строится иерархическая транзисторная, называется декомпиляцией. Декомпиляция транзисторной схемы является мощным инструментом верификации топологии (позволяя существенно снизить время ее выполнения), а также основой логического перепроектирования (reengineering) интегральных схем.